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第一个台积电2nm！AMD苏姿丰宣布Zen6霄龙CPU明年见：性能、效率大增

作者：花韻仙語 | 点击: | 来源：花韻仙語

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2025

11月9日，AMD发布了2025年第三季度财报，不仅展现出强劲的营收表现，更传出重磅技术进展。公司CEO苏姿丰博士在财报电话会议中亲自确认，基于台积电2nm制程、代号为Venice（威尼斯）的第六代EPYC（霄龙）处理器正稳步推进，预计将于2026年如期发布。她进一步透露，下一代EPYC威尼斯系列将采用台积电N2先进制程工艺，并搭载全新的Zen6架构。目前，Venice芯片已进入实验室测试阶段，初步结果显示其性能表现优异。与上一代基于Zen5架构的Turin（都灵）处理器相比，Venice在运算...

11月9日，amd发布了2025年第三季度财报，不仅展现出强劲的营收表现，更传出重磅技术进展。公司ceo苏姿丰博士在财报电话会议中亲自确认，基于台积电2nm制程、

代号为venice（威尼斯）的第六代epyc（霄龙）处理器正稳步推进，预计将于2026年如期发布。

她进一步透露，下一代EPYC威尼斯系列将采用台积电N2先进制程工艺，并搭载全新的Zen 6架构。目前，Venice芯片已进入实验室测试阶段，初步结果显示其性能表现优异。

与上一代基于Zen 5架构的Turin（都灵）处理器相比，Venice在运算性能、能效比以及核心密度方面均实现了显著提升，标志着AMD在服务器处理器领域的持续领先。

值得一提的是，今年4月，AMD正式宣布Venice成为全球首款完成流片（tape out）、并采用台积电2nm（N2）制程的高性能计算（HPC）产品，创下行业新里程碑。

当时，苏姿丰与台积电董事长兼总裁魏哲家共同手持Venice的计算核心芯片（CCD），见证了这一历史性时刻。

据官方消息，Venice计划于2026年正式上市，发布时间甚至可能早于苹果等其他主要客户对台积电2nm节点的传统使用节奏。

台积电N2工艺是其首个全面采用环绕栅极（GAA）纳米片晶体管的技术节点。相较于现有的N3（3nm级）工艺，在相同电压下可实现功耗降低24%至35%，性能提升约15%，同时晶体管密度提高1.15倍。

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