提到systemverilog，许多工程师可能误以为它仅仅是用于验证的语言，实际上systemverilog不仅仅局限于此。传统的verilog和vhdl被称为hdl（硬件描述语言），而systemverilog则被称为hdvl（硬件设计与验证语言）。由此可以看出，systemverilog同样适用于硬件设计，并具备可综合的部分。systemverilog由三部分组成：

SV-HDL：用于硬件设计，可综合，是可综合Verilog的增强版；

SV-Assertion：断言；

SV-HVL：用于硬件验证，UVM即是基于此发展出的验证方法学。

下图展示了SystemVerilog与Verilog的可综合部分。

至此，我们已经明确了SystemVerilog可以用于硬件设计这一事实。那么，相比于Verilog，SystemVerilog在硬件设计方面有哪些优势呢？

从数据类型的角度来看，SystemVerilog引入了4值类型的logic，这与VHDL中的std_logic相似。尽管Verilog中的reg也是4值类型，但在端口声明时，有时需要声明为reg，有时需要声明为wire，内部变量定义也是如此。同时，reg容易让初学者误以为该变量对应一个寄存器（register），但实际上，任何在always进程或initial中使用的输出变量都需要定义为reg类型。使用logic可以避免这种混淆。如下图所示的代码片段，输入/输出都定义为logic类型。

SystemVerilog引入了枚举类型，通过enum定义，也支持用户定义的枚举类型，这使得描述状态机时更加方便，如下图所示的代码片段。同时，SystemVerilog还允许对枚举变量赋值，这样就可以根据需要明确指定状态机的编码方式。

SystemVerilog支持结构体，其带来的好处是可以将相关变量绑定在一起，这样使用起来更加直观和方便，如下图所示的代码片段。可以对整个结构体赋值，如代码第7行所示，也可以对结构体内的特定变量赋值。struct允许绑定不同类型的数据，而数组则要求数据类型一致，这是两者的主要区别。

同样地，SystemVerilog也支持用户定义的结构体，这有助于代码重用。从代码风格的角度来看，最好将用户定义的结构体在package中进行声明，以避免因编译顺序而导致的错误。

快捷网上订餐系统

快捷网上订餐系统是一款基于互联网与移动互联网订餐服务预订系统，目前系统主要定位于细分餐饮市场，跟随互联网潮流抓住用户消费入口新趋势，真正将 商家 与用户连接起来，让商家为用户提供优质服务与消费体验。快捷网上订餐系统中的快字不仅体现在程序运行的速度上快，更在用户操作体验上让用户更好更快的找到自己需要，完成预定，为用户节省时间，是的我们只是一款服务软件，已经告别了从前整个网站充满了对用户没有价值的新闻

下载

SystemVerilog引入了package，使得同一个声明可以被不同模块使用，避免了重复定义，如下图所示的代码片段。可以在package中声明参数、结构体、函数等。具体案例可以阅读这篇

文章。

说说SystemVerilog的Package

SystemVerilog支持packed array，本质上是对vector的增强。如下图所示的代码片段。b1是一个位宽为32的向量，b2本质上也是位宽为32的向量，只是将b2按位域进行分割，如代码第20行所示。这样在引用时更加方便，例如获取b2[1]实际上就是获取b1[15:8]。

对于常规数组，也就是unpacked array，SystemVerilog支持类似于C语言的声明方式，如下图所示的代码片段。这两行代码是等效的，显然后者的声明更为简洁。

此外，SystemVerilog还引入了interface，这对于描述互连较多的模块时更加友好和方便，具体案例可以阅读这篇文章。

说说SystemVerilog的Interface

Copyright @ FPGA技术驿站

转载事宜请私信 | 获得授权后方可转载